| /* SPDX-License-Identifier: GPL-2.0 */ |
| /* |
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| */ |
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| #ifndef QCOM_PHY_QMP_PCS_PCIE_V6_H_ |
| #define QCOM_PHY_QMP_PCS_PCIE_V6_H_ |
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| /* Only for QMP V6 PHY - PCIE have different offsets than V5 */ |
| #define QPHY_PCIE_V6_PCS_PCIE_EQ_CONFIG1 0xa4 |
| #define QPHY_PCIE_V6_PCS_PCIE_RXEQEVAL_TIME 0xf4 |
| #define QPHY_PCIE_V6_PCS_PCIE_POWER_STATE_CONFIG2 0x0c |
| #define QPHY_PCIE_V6_PCS_PCIE_POWER_STATE_CONFIG4 0x14 |
| #define QPHY_PCIE_V6_PCS_PCIE_ENDPOINT_REFCLK_DRIVE 0x20 |
| #define QPHY_PCIE_V6_PCS_PCIE_OSC_DTCT_ACTIONS 0x94 |
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| #define QPHY_PCIE_V6_PCS_LANE1_INSIG_SW_CTRL2 0x024 |
| #define QPHY_PCIE_V6_PCS_LANE1_INSIG_MX_CTRL2 0x028 |
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| #endif |
