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| STMFD sp!, {R4-R12, R14} |
| VPUSH {D8 - D15} |
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| VDUP.32 D0, R9 |
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| VLD4.16 {D12, D13, D14, D15}, [R4]! |
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| MOV R12, #-16 |
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| SUB R7, R7, #12 |
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| VLD1.32 {Q1}, [R7], R12 |
| SUB R9, R6, #144 |
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| VREV64.32 Q1, Q1 |
| SUB R5, R7, #112 |
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| VSWP D2, D3 |
| VSHR.S32 Q0, Q0, #7 |
| |
| VSHR.S32 Q1, Q1, #7 |
| VLD1.32 {Q3}, [R9]! |
| VADD.I32 Q2, Q1, Q0 |
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| VUZP.16 D4, D5 |
| VSHR.S32 Q3, Q3, #7 |
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| VSHR.S32 Q4, Q4, #7 |
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| VSUB.I32 Q5, Q3, Q4 |
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| VREV64.32 Q1, Q1 |
| VSHR.S32 Q0, Q0, #7 |
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| VSWP D2, D3 |
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| VSHR.U32 Q15, Q15, #16 |
| VSHR.S32 Q1, Q1, #7 |
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| VSHR.S32 Q14, Q14, #16 |
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| VUZP.16 D4, D5 |
| SUB R9, R6, #144 |
| |
| VSWP Q15, Q14 |
| SUB R5, R7, #112 |
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| VST2.32 {Q14, Q15}, [R8]! |
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| VLD1.32 {Q3}, [R9]! |
| |
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| VSHR.S32 Q3, Q3, #7 |
| |
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| |
| VSWP D8, D9 |
| |
| VSHR.S32 Q4, Q4, #7 |
| VLD4.16 {D12, D13, D14, D15}, [R4]! |
| VSUB.I32 Q5, Q3, Q4 |
| |
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| |
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| VSWP D2, D3 |
| VSHR.S32 Q0, Q0, #7 |
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| SUB R9, R6, #144 |
| |
| SUB R5, R7, #124 |
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| |
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| VREV64.32 Q4, Q4 |
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| |
| VSWP D8, D9 |
| VSHR.S32 Q1, Q1, #7 |
| |
| VADD.I32 Q2, Q1, Q0 |
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| VSHR.S32 Q3, Q3, #7 |
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| VUZP.16 D4, D5 |
| VSHR.S32 Q4, Q4, #7 |
| |
| VSWP Q15, Q14 |
| VSUB.I32 Q5, Q3, Q4 |
| |
| VST2.32 {Q14, Q15}, [R8]! |
| |
| VUZP.16 D10, D11 |
| VMULL.U16 Q15, D4, D12 |
| |
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| SUB R5, R7, #116 |
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| |
| VSHR.S32 Q0, Q0, #7 |
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| VSHR.S32 Q1, Q1, #7 |
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| |
| VLD1.32 D8[1], [R5], R11 |
| VSHR.S32 Q3, Q3, #7 |
| |
| VSWP Q15, Q14 |
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| VSHR.S32 Q4, Q4, #7 |
| VST2.32 {Q14, Q15}, [R8]! |
| ADD R4, #24 |
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| VUZP.16 D4, D5 |
| VSUB.I32 Q5, Q3, Q4 |
| |
| VUZP.16 D10, D11 |
| VMULL.U16 Q15, D4, D12 |
| |
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| VMULL.U16 Q14, D4, D13 |
| |
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| VSHR.U32 Q15, Q15, #16 |
| |
| VSHR.S32 Q14, Q14, #16 |
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| |
| SUB R5, R7, #124 |
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| |
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| |
| VSHR.S32 D2, D2, #7 |
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| VSHR.S32 D4, D4, #7 |
| VSUB.I32 D2, D2, D4 |
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| MOV R6, R1 |
| |
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| |
| SUB R7, R7, #28 |
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| |
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| |
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| MOV R12, #4 |
| |
| VUZP.16 D4, D5 |
| MOV R8, #6 |
| |
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| VMULL.U16 Q15, D4, D0 |
| |
| |
| VUZP.16 D2, D3 |
| VMULL.U16 Q14, D4, D1 |
| |
| VMLAL.U16 Q15, D2, D1 |
| VLD2.32 {D10, D11}, [R6] |
| VMLSL.U16 Q14, D2, D0 |
| |
| ADD R4, R3, #4 |
| MOV R8, #-32 |
| VSHR.U32 Q15, Q15, #16 |
| VSHR.S32 Q14, Q14, #16 |
| VMLAL.S16 Q15, D5, D0 |
| VMLAL.S16 Q15, D3, D1 |
| VMLAL.S16 Q14, D5, D1 |
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| |
| VADD.I32 D14, D11, D28 |
| VLD2.32 {Q2, Q3}, [R7] |
| VNEG.S32 D14, D14 |
| |
| VREV64.32 Q2, Q2 |
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| |
| VREV64.32 Q3, Q3 |
| VADD.I32 D10, D10, D30 |
| |
| VSWP D4, D5 |
| VADD.I32 D10, D10, D14 |
| |
| VSWP D6, D7 |
| VSUB.I32 D11, D11, D28 |
| |
| VADD.I32 D11, D11, D12 |
| VLD2.16 {D8, D9}, [R10], R5 |
| VSHR.S32 D10, D10, #1 |
| |
| VREV64.16 D8, D8 |
| VSHR.S32 D11, D11, #1 |
| |
| VUZP.32 D10, D11 |
| |
| VST1.32 D10, [R6]! |
| VLD2.32 {Q0, Q1}, [R6] |
| |
| VADD.I32 Q7, Q0, Q2 |
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| VSUB.I32 Q6, Q0, Q2 |
| |
| VUZP.16 D12, D13 |
| VADD.I32 Q8, Q1, Q3 |
| |
| VUZP.16 D16, D17 |
| VSUB.I32 Q9, Q1, Q3 |
| |
| |
| VMULL.U16 Q15, D12, D8 |
| VMLAL.U16 Q15, D16, D10 |
| VMULL.U16 Q14, D12, D10 |
| VMLSL.U16 Q14, D16, D8 |
| VSHR.S32 Q7, Q7, #1 |
| VSHR.U32 Q15, Q15, #16 |
| VSHR.S32 Q9, Q9, #1 |
| VSHR.S32 Q14, Q14, #16 |
| VMLAL.S16 Q15, D13, D8 |
| VMLAL.S16 Q15, D17, D10 |
| VMLAL.S16 Q14, D13, D10 |
| VMLSL.S16 Q14, D17, D8 |
| |
| VSUB.I32 Q10, Q7, Q15 |
| VLD2.16 {D8, D9}, [R10] |
| VADD.I32 Q13, Q7, Q15 |
| |
| VREV64.32 Q13, Q13 |
| VSWP D26, D27 |
| |
| VADD.I32 Q11, Q9, Q14 |
| VREV64.16 D8, D8 |
| |
| VSUB.I32 Q12, Q14, Q9 |
| |
| VREV64.32 Q12, Q12 |
| |
| VST2.32 {Q10, Q11}, [R6]! |
| VSWP D24, D25 |
| VSWP Q12, Q13 |
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| |
| VLD2.32 {Q0, Q1}, [R6] |
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| |
| VREV64.32 Q2, Q2 |
| VREV64.32 Q3, Q3 |
| |
| VSWP D4, D5 |
| VSWP D6, D7 |
| |
| VSUB.I32 Q6, Q0, Q2 |
| VADD.I32 Q7, Q0, Q2 |
| VLD2.16 {D10, D11}, [R4], R11 |
| VADD.I32 Q8, Q1, Q3 |
| |
| VUZP.16 D12, D13 |
| VSUB.I32 Q9, Q1, Q3 |
| |
| |
| VUZP.16 D16, D17 |
| VMULL.U16 Q15, D12, D8 |
| |
| VMLAL.U16 Q15, D16, D10 |
| VMULL.U16 Q14, D12, D10 |
| VMLSL.U16 Q14, D16, D8 |
| ADD R7, R7, #8 |
| VSHR.U32 Q15, Q15, #16 |
| VSHR.S32 Q7, Q7, #1 |
| VSHR.S32 Q14, Q14, #16 |
| VMLAL.S16 Q15, D13, D8 |
| VMLAL.S16 Q15, D17, D10 |
| VMLAL.S16 Q14, D13, D10 |
| VMLSL.S16 Q14, D17, D8 |
| |
| VSHR.S32 Q9, Q9, #1 |
| VSUB.I32 Q10, Q7, Q15 |
| VSUB.I32 Q12, Q14, Q9 |
| |
| VADD.I32 Q11, Q9, Q14 |
| VST1.32 D20[0], [R6]! |
| VADD.I32 Q13, Q7, Q15 |
| |
| |
| VST1.32 D22[0], [R6]! |
| VST1.32 D20[1], [R6]! |
| VST1.32 D22[1], [R6]! |
| VST1.32 D21[0], [R6]! |
| VST1.32 D23[0], [R6]! |
| |
| VREV64.32 Q12, Q12 |
| |
| VREV64.32 Q13, Q13 |
| VSWP D24, D25 |
| VSWP D26, D27 |
| |
| |
| VST1.32 D26[1], [R7]! |
| VST1.32 D24[1], [R7]! |
| VST1.32 D27[0], [R7]! |
| VST1.32 D25[0], [R7]! |
| VST1.32 D27[1], [R7]! |
| VST1.32 D25[1], [R7]! |
| |
| SUB R7, R7, #32 |
| VLD2.32 {D0, D1}, [R6] |
| VLD2.32 {D2, D3}, [R7] |
| |
| VSUB.I32 D12, D0, D2 |
| VLD1.16 D8, [R10], R9 |
| VADD.I32 D14, D0, D2 |
| |
| VADD.I32 D16, D1, D3 |
| VLD1.16 D10, [R4], R12 |
| VSUB.I32 D18, D1, D3 |
| |
| VUZP.16 D12, D13 |
| MOV R4, R0 |
| |
| VUZP.16 D16, D17 |
| VMULL.U16 Q15, D12, D8 |
| VMLAL.U16 Q15, D16, D10 |
| VMULL.U16 Q14, D12, D10 |
| VMLSL.U16 Q14, D16, D8 |
| VSHR.S32 D18, D18, #1 |
| VSHR.U32 Q15, Q15, #16 |
| VSHR.S32 Q14, Q14, #16 |
| |
| VMLAL.S16 Q15, D13, D8 |
| VMLAL.S16 Q15, D17, D10 |
| |
| MOV R10, R1 |
| |
| VMLAL.S16 Q14, D13, D10 |
| VMLSL.S16 Q14, D17, D8 |
| VNEG.S32 Q15, Q15 |
| VSHR.S32 D14, D14, #1 |
| |
| VADD.I32 Q13, Q7, Q15 |
| |
| VADD.I32 Q11, Q9, Q14 |
| |
| LDR r0 , [sp , #104] |
| VST1.32 D26[0], [R6]! |
| MOV r2, #1 |
| |
| VST1.32 D22[0], [R6]! |
| MOV r3, #4 |
| BL ixheaacd_radix4bfly |
| |
| MOV r0, r4 |
| MOV r1, r10 |
| LDR r2 , [sp , #108] |
| MOV r3, #16 |
| BL ixheaacd_postradixcompute4 |
| |
| MOV r0, r4 |
| MOV r1, r10 |
| LDMIA r0!, {r4, r5} |
| STR r4, [r1], #4 |
| STR r5, [r1, #4] |
| ADD r2, r0, #64 |
| ADD r3, r1, #116 |
| MOV r6, #7 |
| |
| BACK3: |
| |
| LDMIA r0!, {r4, r5} |
| STR r5, [r1], #8 |
| STR r4, [r1], #8 |
| |
| LDMIA r2!, {r4, r5} |
| STR r5, [r3], #-8 |
| STR r4, [r3], #-8 |
| |
| SUBS r6, r6, #1 |
| BNE BACK3 |
| |
| LDMIA r0!, {r4, r5} |
| STR r5, [r1], #8 |
| STR r4, [r1], #8 |
| |
| VPOP {D8 - D15} |
| LDMFD sp!, {r4-r12, r15} |
| |
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